Программирование на плис

ПЛИС фирмы Altera: проектирование устройств обработки сигналов.

Стешенко В.Б.

 

Глава 1. Элементная база

1.8. Семейство Mercury.

Новое семейство Mercury было выпущено на рынок фирмой Altera в начале 2001 года. Данные устройства представляют собой принципиально новый класс ПЛИС, ориентированных на приложения для коммуникаций и обработки сигналов.

Отличительными чертами семейства Mercury являются:

  • Интегрированные высооскоростные приемопередатчики, поддерживающие синхронное восстановление данных (clock data recovery, CDR) позволяющих организовать передачу и прием данных на скоростях до 1.25 гигабит в секунду (Gbps).
  • Архитектура логического элемента основана на традиционной таблице перекодировок (Look-up table , LUT), оптимизирована под высокие темпу обработки данных.
  • Новая архитектура быстрых межсоединений внутри кристала для уменьшения задержек в критических путях.
  • Элементы ввода-вывода поддерживают множество стандартных интерфейсов обмена данными.
  • ПЛИС семейства Mercury содержат до 14,400 логических элементов (ЛЭ, LE)
  • Тактирование с умножением частоты обеспечивается схемами фазовой автоподстройки частоты (phase-locked loop, PLL) с программируемым коэффициентом умножения частоты и сдвигом фазы опоного сигнала.
  • ПЛИС семейства Mercury имеют до 12 выходов ФАПЧ
  • Специализированная схема для реализации аппаратных умножителей (как знаковых, так и беззнаковых), позволяющая реализовать умножители разрядностью до 16 Х 16.
  • ПЛИС семейства Mercury имеют встроенные системные блоки памяти (Embedded system blocks, ESBs) на которых возможно реализовать разнообразные устройства памяти, такие как четырехпортовое ОЗУ (quad-port RAM), двунаправленные двупортовые ОЗУ (bidirectional dual-port RAM), буферы FIFO, память с адресацией по содержимому (content-addressable memory — CAM).
  • Каждый системный блок памяти содержит 4096 бит и может быть сконфигурирован для использования как два однонаправленных двупортовых ОЗУ по 2048 бит каждое.

В таблице 1. 19 приведены основные характеристики ПЛИС семейства Mercury

Таблица 1.19

 

EP1M120

EP1M350

Емкость, экв.вентилей

120 000

350 000

Высокоскоростных дифференциальных каналов ввода-вывода

8

18

Логических элементов

4800

14400

Системных блоков памяти

12

28

Объем встроенной памяти, бит

49152

114 688

Число пользовательских выводов

303

486

Особенности элементов ввода-вывода – поддержка огромного числа стандартных интерфейсов, таких как LVTTL, PCI (до 66 МГц), PCI-X (до 133 МГц), 3.3-В AGP, 3.3-V SSTL, 3 и 2.5В SSTL-2, GTL+, HSTL, CTT, LVDS, LVPECL и PCML.

Высокоскоростной дифференциальный интерфейс (High-speed differential interface, HSDI) с встроенной синхронной схемой синхронного восстановления данных (CDR) обеспечивает скорость передачи данных до 1.25 гигабита в секунду для уровней LVDS, LVPECL и PCML.

При использовании внешней синхронизации обеспечивается скорость до 840 мегабит в секунду для уровней LVDS, LVPECL и PCML.

Возможно использовать до 18 дифференциальных каналов на вход и до 18 на выход поддерживая уровни LVDS, LVPECL или PCML. Гибкая встроенная схема LVDS TM обеспечивает производительность обмена до 332 мегабит в секунду по 100 каналам (для устройства EP1M350). Элементы ввода – вывода ( I/O element, IOE) поддерживают удвоенную скорость обмена данными (double data rate I/O, (DDRIO), что позволяет работать с DDR SDRAM, памятью с нулевым возвращением шины (zero bus turnaround, ZBT SRAM, и памятью с четырехкратным ускорением обмена (quad data rate, QDR SRAM). Напряжение питания ПЛИС семейства Mercury составляет 1.8В для внутренних ячеек (VCCINT) и поддержку различных уровней для напряжения питания ЭВВ (VCCIO )- 1.5В, 1.8В, 2.5В, 3.3В. Для работы с 5 – вольтовыми схемами необходимы внешние подтягивающие резисторы. Структура межсоединений имеет многоуровневый характер, что лбеспечивает хорошую трассируемость проекта.

В общем можно сказать, что ПЛИС семейства Mercury интегруруют в себе встроенные дифференциальные ЭВВ, поддерживающие скоростной обмен данными и оптимизированную внутреннюю архитектуру. Архитектура ПЛИС семейства Mercury специально оптимизирована под использование мегафункций. При этом производительность этих устройств значительно возросла по сравнению с другими семействами (см.табл.1.20 ), что делает их очень привлекательными в сигнальных задачах.

Таблица 1.20

Приложение

Ресурсы ПЛИС

Производительность

ЛЭ

СБП

16 разрядный загружаемый счетчик

16

0

333 МГц

32 разрядный загружаемый счетчик

32

0

333 МГц

32 разрядный накапливающий сумматор

32

0

333 МГц

Мультиплексор 32 в 1

27

0

1.7 нс

32 Х 64 FIFO

103

2

311 МГц

ПЛИС семейства Mercury построены по технологии CMOS SRAM и могут быть сконфигурированы либо с внешнего ПЗУ, либо от контроллера системы. Безусловно, поддерживаются все фнкции программирования в системе (in-system programmability,ISP).В качестве средства разработки проектов на ПЛИС семейства Mercury используется пакет Quartus II.

Архитектура ПЛИС семейства Mercury состоит из рядов ЛЭ, выполняющих функции стандартной логики (row-based logic array) и рядов встроенных системных блоков памяти (СБП) (row-based embedded system array), которые могут также быть сконфигурированы для реализации сложных функций. Внутренние межсоединения в ПЛИС семейства Mercury представляют набор вертикальных и горизонтальных трасс различной длины и обеспечивающих различнубю скорость распространения сигнала.

Signal interconnections within

В отличие от ПЛИС других семейств, в ПЛИС семейства Mercury элементы ввода-вывода расположены по всей площади сигнала, что обеспечивает возможность реализации скоростного обмена. Каждый вывод управляется своим ЭВВ.

На рис 1.55 Приведена структура ПЛИС семейства Mercury

Рис. 1.55

ПЛИС семейства Mercury имеют четыре выделенных линии тактовых сигналов (dedicated clock) и шесть выделенных глобальных линий сигналов управления. Следует заметить, что в ПЛИС семейства Mercury выделенные линии могут управлятся внутренними сигналами, что значительно облегчает построение схем синхронизации (теперь не нужно гонять сигнал из ПЛИС в ПЛИС для реализации делителей частоты). Кроме того, цепи синхронизации может использовать ФАПЧ (PLL) для умножения частоты.

В ПЛИС семейства Mercury реализован встроенный высокоскоростной дифференциальный интерфейс (High-Speed Differential Interface), позволяющий реализовать обмен со скоростью до 1ю25 гигабит в секунду. Структурная схема синхронного приема данных приведена на рис 1.56

Рис. 1.56. Синхронный прием данных.

Структурная схема синхронной передачи данных приведена на рис. 1.57

Рис. 1.57. Синхронная передача данных.

Схема высокоскоростного дифференциального интерфейса удобна для таких приложений, как Gigabit Ethernet, ATM, SONET, RapidIO, POS-PHY Level 4, Fibre Channel, IEEE Std. 1394, HDTV,SDTV. Схема поддерживает режимы с внешней синхронизацией (Source-synchronous mode) и синхронным восстановлением данных (Clock data recovery (CDR) mode) (рис 1.58).

Рис. 1.58. Режим синхронного восстановления данных

Каждый логический блок (ЛБ, Logic Array Block, LAB) содержит 10 логических элементов, цепи переноса ЛЭ, схему аппаратного умножения (multiplier circuitry), сигналы управления и два типа межсоединений – локальную матрицу (local interconnect) и быстрые цепи для объединения таблиц перекодировки (FastLUT) Структура ЛБ ПЛИС семейства Mercury приведена на рис. 1.59

Рис. 1.59. Логический блок ПЛИС семейства Mercury.

Структурная схема упраляющих сигналов ЛБ (LAB Control Signals) приведена на рис 1. 60.

Каждый ЛБ имеет выдеоленные тактовый сигнал (clock), сигнал разрешения тактового импульса (clock enable), асинхронный сброс (asynchronous clear), асинхронную предустановку (asynchronous preset), асинхронную загрузку (asynchronous load), синхронный сброс (synchronous clear) и сигнал синхронной загрузки (synchronous load) Одновременно может быть задествовано до 6 сигналов управления.

Рис. 1.60 Управляющие сигналы ЛБ ПЛИС семейства Mercury.

Структура логического элемента (Logic Element, ЛЭ) ПЛИС семейства Mercury напоминает структуру ЛЭ семейств FLEX и APEX. Каждый ЛЭ содержит четырехвходовую ТП, цепи переноса и каскадирования, триггер.

Структура ЛЭ ПЛИС семейства Mercury приведена на рис. 1.61.

Рис. 1.61. Структура ЛЭ ПЛИС семейства Mercury.

Единственное серьезное отличие – дополнительные цепи переноса, что позволяет строить высокопроизводительные арифметические устройства.

Каждый ЛЭ может быть сконфигурирован в трех режимах: обычном (Normal), арифметическом (Arithmetic) и режиме аппаратного умножителя (Multiplier). Нормальный и арифметический во многом режимы аналогичны соответствующим режимам работы ЛЭ ПЛИС семейств FLEX и APEX, отличие только в наличие дополнительных цепей переноса, что позволяет строить многоразрядные быстрые арифметические узлы.

В режиме перемножителя (Multiplier Mode) можно реализовать скоростной перемножитель размерностью до 16 х 16.

Структурная схема этого режима приведена на рис. 1.62.

Рис 1.62. Структура ЛЭ ПЛИС семейства Mercury в режиме перемножителя сигналов.

Для построения перемножителей в ПЛИС семейства Mercury используется бинарное дерево. На рис. 1.63 приведена его структура.

Рис. 1.63. Бинарное дерево умножения сигналов.

На двоичном дереве реализуются произведение 16 разрядных чисел a[15:0] и b[15:0], результат первой ступени –16 шестнадцатиразрядных частичных произведений a[15:0]b[15], a[15:0]b[14], . . . a[15:0]b[0]. Частичные произведения группируются в пары и суммируются на второй ступени и т.д.

ПЛИС семейства Mercury имеют многоуровневую структуру межсоединений (Multi-Level FastTrack Interconnect), которая обеспечивает высокие скоростные характеритикми ПЛИС.

Многоуровневая структура позволяет трассировать ответственные цепи непрерывно, что значительно повышает быстродействие. Ресурсы трассировки включают:

  • горизонтальные линии соединений (row interconnect)
  • приоритетные горизонтальные линии соединений (Priority row interconnect) для быстрых сигналов r
  • горизонтальные линии RapidLAB которые пересекают область в 10 ЛБ в центре кристалла (рис.1. 64)

Рис. 1.64. Горизонтальные линии трассировки RapidLAB

Вертикальные линии соединений представлены следующими видами.

  • столбцы матрицы соединений (Column interconnect)
  • приоритетные столбцы (Priority column interconnect) для быстрых сигналов
  • вертикальные межсоединения Leap line (рис. 1.65)

Рис. 1.65. вертикальные межсоединения Leap line

Кроме того, внутри каждого ЛБ имеется специальные ресурсы трассировки, названные FastLUT, которые объединяют в единую цепь комбинационный выход таблицы перекодировки ЛЭ, не используя локальную матрицу соединений. Структура цепей FastLUT представлена на рис. 1.66.

Рис 1. 66. Структура цепей FastLUT

Таким образом, архитектура межсоединений ПЛИС семейства Mercury представляют собой сложную многоуровневую структуру, представление о которой дает табл. 1.21.

Таблица 1.21.

Системный блок памяти (Embedded System Block, ESB) позволяет реализовать различные типы блоков памяти – двух и четырехпортовы ОЗУ, ПЗУ, буферы FIFO и контекстно адресуемую память.

Структура системного блока памяти в режиме четырехпортового ОЗУ приведена на рис. 1.67.

Рис. 1.67. Системный блок памяти.

Различные варианты конфигурацие системного блока памяти приведены на рис. 1.68.

Рис. 1.68. Варианты конфигурации СБП

Структура элемента ввода-вывода ПЛИС семейства Mercury приведена на рис.1.69

Рис.1. 69 Структура элемента ввода-вывода ПЛИС семейства Mercury.

ЭВВ ПЛИС семейства Mercury содержит двунаправленный буфер (bidirectional I/O buffer) и 3 регистра (registers) для обеспечения двунаправленного ввода-вывода данных. Элементы ввода-вывода в ПЛИС семейства Mercury объединяются в группы (I/O RowBands), что позволяет обеспечить кратчайший путь при трассировке кристалла (рис. 1.70).

Рис. 1.70. Группы ЭВВ I/O RowBands.

ПЛИС семейства Mercury имеют специализированные выделенные линии (FAST1, FAST2, FAST3, FAST4, FAST5, and FAST6), обеспечивающие функции глобального управления.

ЭВВ ПЛИС семейства Mercury поддерживают следующие интерфейсы:

  • LVTTL
  • LVCMOS
  • 1.8-V
  • 2.5-V
  • 3.3-V PCI
  • 3.3-V PCI-X
  • 3.3-V AGP (, )
  • LVDS
  • LVPECL
  • PCML
  • GTL+
  • HSTL class I and II
  • SSTL-3 class I and II
  • SSTL-2 class I and II
  • CTT

Все ПЛИС семейства Mercury полностью поддерживают переиферийное сканирование в соответствии со стандартом (IEEE Std. 1149.1 (JTAG)).

 

 

Наверх

 

О компании Xilinx в России

Компания Xilinx – крупнейший на сегодняшний день производитель программируемых логических интегральных схем (ПЛИС).

Использование ПЛИС при разработке новых устройств дает целый ряд преимуществ. Во-первых, это гибкость и значительное сокращение времени разработки; кроме того, перепрограммирование ПЛИС в процессе работы позволяет своевременно корректировать ошибки при проектировании. Xilinx также поставляет весь необходимый пакет программного обеспечения для разработки устройств на базе ПЛИС, а широкий спектр отладочных плат позволяет легко осваивать возможности кристаллов новых семейств.

Благодаря данным преимуществам ПЛИС Xilinx нашли широкое применение в проектировании высокопроизводительных систем обработки информации в таких отраслях как аэрокосмическое приборостроение,телекоммуникации и медицина.

Изделия компании Xilinx:

  • Микросхемы программируемой логики: современные семейства ПЛИС FPGA Spartan-6 и Virtex-6(техпроцесс 40нм).В настоящее время начинаются поставки инженерных образцов нового поколения микросхем — Artix-7, Kintex-7, Virtex-7 (техпроцесс 28 нм)
  • СемействоZynq-7000 (уникальное сочетание процессора ARM Dual Cortex A-7 и ПЛИС седьмого семейства)
  • Семейство недорогих CPLD CooulRunner-2
  • ПЛИС повышенной надежности Virtex-6Q и Spartan-6Q
  • Радиационно-стойкие ПЛИС Virtex-5QVпредназначенные для применения в космической технике
  • Микросхемы конфигурационной памяти
  • Программные и аппаратные средства для разработки и отладки (в том числе бесплатная среда разработки ISE design Suite WebPack)

Для отслеживания каналов сбыта продукции компанией Xilinx используется специальная система маркировки — LOT номера и кодировка даты производства изделий, по которым можно однозначно определить не только оригинальность, но и источник приобретения продукта. Гарантия на изделия Xilinx составляет, как правило, три года с момента поставки и распространяется только на изделия приобретенные через официальный канал поставок. Xilinx не обеспечивает поддержку клиентов в отношении компонентов приобретенных вне официальных каналов и не несет никакой ответственности за их качество и надежность.

Оглавление wiki » FPGA, программируемая пользователем вентильная матрица (ППВМ)

FPGA, программируемая пользователем вентильная матрица (ППВМ)

Программируемая пользователем вентильная матрица (ППВМ, Field-Programmable Gate Array, FPGA) — полупроводниковое устройство, которое может быть сконфигурировано производителем или разработчиком после изготовления. FPGA программируются путем изменения логики работы принципиальной схемы. При этом может использоваться исходный код на языке проектирования (типа VHDL).

На таких языках описывают логику работы интегральной схемы (ИС). Устройства FPGA являются одной из архитектурных разновидностей программируемых логических ИС (ПЛИС).

FPGA могут быть модифицированы в любой момент в процессе их использования. Эти устройства состоят из конфигурируемых логических блоков, подобных переключателям с множеством входов и одним выходом (логические вентили или gates). В цифровых схемах такие переключатели реализуют базовые двоичные операции OR, NOR, AND, NAND и XOR. В большинстве современных микропроцессоров функции логических блоков фиксированы и не могут модифицироваться.

Типовая схема ППВМ состоит из трех видов блоков: логические блоки, блоки ввода-вывода, предназначенные для обмена сигналами через внешние выводы ИС и программируемые электронные ключи, предназначенные для создания соединений между внутренними блоками микросхемы. Логические блоки размещаются в узлах решетки вертикальных и горизонтальных шин проводников. Благодаря возможности соединения проводников при помощи электронных ключей друг с другом, можно создавать нужные нам соединения между логическими блоками. Соединения осуществляемые электронными ключами можно программировать, замыкая и размыкая эти ключи. Матрица соединений хранится в ПЗУ конфигурации и может быть изменена при программировании ПЛИС.

Индустрия устройств FPGA выросла из программируемых ПЗУ (ППЗУ) и программируемых логических интегральных схем (ПЛИС).

Основными производителями FPGA являются:

Где купить FPGA?

Источники:

Рекомендуемые публикации по теме:



Обратная связь

ПОЗНАВАТЕЛЬНОЕ

Сила воли ведет к действию, а позитивные действия формируют позитивное отношение


Как определить диапазон голоса — ваш вокал


Как цель узнает о ваших желаниях прежде, чем вы начнете действовать. Как компании прогнозируют привычки и манипулируют ими


Целительная привычка


Как самому избавиться от обидчивости


Противоречивые взгляды на качества, присущие мужчинам


Тренинг уверенности в себе


Вкуснейший «Салат из свеклы с чесноком»


Натюрморт и его изобразительные возможности


Применение, как принимать мумие? Мумие для волос, лица, при переломах, при кровотечении и т.д.


Как научиться брать на себя ответственность


Зачем нужны границы в отношениях с детьми?


Световозвращающие элементы на детской одежде


Как победить свой возраст? Восемь уникальных способов, которые помогут достичь долголетия


Как слышать голос Бога


Классификация ожирения по ИМТ (ВОЗ)


Глава 3. Завет мужчины с женщиной


Оси и плоскости тела человека — Тело человека состоит из определенных топографических частей и участков, в которых расположены органы, мышцы, сосуды, нервы и т.д.


Отёска стен и прирубка косяков — Когда на доме не достаёт окон и дверей, красивое высокое крыльцо ещё только в воображении, приходится подниматься с улицы в дом по трапу.


Дифференциальные уравнения второго порядка (модель рынка с прогнозируемыми ценами) — В простых моделях рынка спрос и предложение обычно полагают зависящими только от текущей цены на товар.

Лекция 2. Подходы к проектированию на ПЛИС: описание проекта в виде схемы и на языке HDL. Этапы проектирования на ПЛИС.

Подходы к проектированию на ПЛИС Xilinx.

Существуют два основных способа описания цифровых устройств на ПЛИС, реализуемых в том числе в САПР Xilinx Foundation ISE.

1 Классический способ проектирования – описание ЦУ в виде принципиальной схемы. САПР Xilinx Foundation ISE содержит библиотеку цифровых устройств (триггеры, счетчики, регистры, и т.д.), представленных традиционным способом – в виде условных графических обозначений.

2 Описание ЦУ на языках описания цифровых устройств (HDL, Hardware Description Language). На сегодняшний день самым распространенным из них является язык VHDL. На втором месте – Verilog. (Другие языки: ABEL, язык AHDL, предложенный фирмой Altera).

Кроме того, современные САПР позволяют синтезировать ЦУ на основе введенной пользователем диаграммы состояний цифрового автомата (Xilinx) или временной диаграммы (Altera). Синтезированное устройство будет представлено в виде описания на одном из языков.

Особенности схемотехнического и HDL-описания

Преимущества схемотехнического описания перед другими: привычность для разработчика, отсутствие необходимости в дополнительных знаниях языков описания, наглядность. Преимущество VHDL-описания перед схемотехническим заключается в его универсальности. VHDL-проект может быть легко перенесен на другую элементную базу: ПЛИС других производителей, БМК, заказные микросхемы.

Этапы проектирования на ПЛИС

В процессе проектирования циф­ровых устройств на базе ПЛИС фир­мы Xilinx можно выделить следую­щие этапы:

– выбор семейства и типа кристалла для реализации разрабатываемого устройства. Прежде чем приступить к созда­нию нового проекта, следует вы­брать метод описания разрабатывае­мого устройства и, соответственно, средств синтеза. Исходная информа­ция, описывающая проектируемое устройство, может быть представле­на в виде принципиальных схем, описаний на языках HDL, диаграмм со­стояний. На практике часто используют смешанный метод, например, каждый функцио­нальный блок разрабатываемого уст­ройства описывается на одном из языков HDL, а их соединение пред­ставляется в виде соответствующей принципиальной схемы

– создание нового проекта в САПР се­рии Xilinx ISE или Xilinx Foundation.

В САПР указывается информация о выбранном семействе и типе ПЛИС, а также об используе­мых средствах синтеза и моделиро­вания.

подготовка исходного описания проектируемого устройства в схе­мотехнической, алгоритмической или текстовой форме. Также необходимо установить вре­менные и топологические ограниче­ния, которые должны учитываться при синтезе, размещении и трасси­ровке проекта в кристалле.

– синтез проектируемого устройства. В процес­се синтеза, на основании исходных модулей проекта формируется список соединений (netlist), содер­жащий набор примитивов или ком­понентов, который может быть реа­лизован на основе элементов вы­бранного кристалла ПЛИС. Далее результаты синтеза используются в качестве исходных данных средства­ми размещения и трассировки.

– верификация исходных описаний проектируемого устройства мето­дом функционального моделиро­вания. Верификация производится без учёта реальных значений задержек прохождения сигналов и позволяет проконтроли­ровать соответствие выходных сиг­налов предполагаемому алгоритму работы

– размещение и трассировка проекта разрабатываемого устройства в кристалле. На этапе размещения и трас­сировки проекта в кристалле произ­водится распределение выполняе­мых функций в конфигурируемые логические блоки CLB (Configurable Logic Block) или макроячейки (Масrocell) в зависимости от используе­мого семейства ПЛИС и формирова­ние необходимых связей;

– полное (временное) моделирова­ние проектируемого устройства, выполняемое с учётом задержек распространения сигналов внутри кристалла. В процес­се размещения и трассировки также вычисляются реальные значения за­держек распространения сигналов, которые используются для полного (временного) моделирования разра­батываемого устройства.

– формирование конфигурацион­ной последовательности ПЛИС, со­ответствующей проекту разрабаты­ваемого устройства. Основным результатом этапа размещения и трассировки является формирование файла, в котором содержится инфор­мация о конфигурации ПЛИС, реали­зующей проектируемое устройство.

– программирование (загруз­ка проекта разработанного устрой­ства в кристалл) ПЛИС или конфигураци­онного ПЗУ/ППЗУ. Итогом процесса разработки цифро­вого устройства на основе ПЛИС яв­ляется загрузка конфигурацион­ных данных в кристалл или про­граммирование конфигурационно­го ПЗУ/ППЗУ с помощью соответ­ствующих средств САПР серии Xilinx ISE и загрузочного кабеля.

 

Типовой маршрут проектирования цифровых устройств, выполняемых на основе ПЛИС фирмы Xilinx, пока­зан на рисунке 2.1.

Следует обратить внимание на то, что этапы функционального и вре­менного моделирования не являют­ся обязательными. Тем не менее, ис­пользование эффективных средств моделирования, включаемых в со­став пакетов САПР серии Xilinx ISE, позволяет обнаружить большин­ство возможных ошибок и тем са­мым значительно сократить общее время разработки устройства. При обнаружении ошибок на любом из этих этапов моделирования, напри­мер, логических ошибок на этапе функционального моделирования или при получении неудовлетвори­тельных результатов временного мо­делирования, следует вернуться на стадию разработки исходных описа­ний проекта, внести необходимые изменения и повторить соответству­ющие этапы.

Выполнение этапов создания но­вого проекта и подготовки исход­ных описаний проектируемого уст­ройства не зависит от выбранного типа архитектуры ПЛИС (CPLD или FPGA), используемого для его реали­зации. Содержание последующих этапов (синтеза, функционального и временного моделирования, разме­щения, трассировки и загрузки про­екта в кристалл) зависит от семей­ства ПЛИС — CPLD или FPGA.

Рисунок 2.1 — Этапы проектирования цифровых устройств на ПЛИС Xilinx


Материалы для самообучения

Для тех, кто хочет познакомиться с пакетами Quartus II, ModelSim ASE, процессором Nios II и получить опыт их практического использования, фирма ЭФО и партнер по разработкам фирмы Altera в России подготовили набор проектов.

проект описание статус

первый проект в пакете Quartus II

Включает презентацию и лабораторную работу с описанием на русском языке.

Разделы презентации:

  • СБИС CycloneIV: обзор;
  • Стенд miniDiLaB-CIV: обзор;
  • Пакет QII: введение;
  • Процедура проектирования в рамках пакета QII;
  • Пакет QII: проект;
  • Пакет QII: компиляция проекта;
  • Пакет QII:конфигурирование СБИС.

Лабораторная работа:

цель лабораторной работы — самостоятельно пройти цикл проектирования в рамках пакета QuartusII

скачать

первый проект с процессором Nios II

Включает лабораторную работу с описанием на русском языке.

Цель лабораторной работы — познакомиться с процедурой реализации проекта на базе процессора NIOSII и получить опыт его практического использования, включая следующие этапы:

  • Создание проекта в пакете QII;
  • Создание аппаратной части проекта с помощью SOPC Builder;
  • Интеграция аппаратной части проекта с процессором NIOS;
  • Создание программной части проекта в рамках оболочки NIOSII IDE;
  • Компиляция проекта;
  • Конфигурирование СБИСи проверка проекта на стенде.

 

скачать

Моделирование:
QuartusII+ModelSim ASE

Включает презентацию и лабораторную работу с описанием на русском языке.

Цель проекта — познакомиться с процедурой моделирования в рамках пакетов QuartusII+ModelSim ASE и получить опыт их практического использования.

готовится
Онлайн-курсы Altera

Компания Altera разработала большое количество бесплатных онлайн-курсов по проектированию на СБИС ПЛ. Курсы организованы в циклы посвященные различным аспектам проектирования:

Начать рекомендуем с базовых курсов по проектированию на языках описания цифровых устройств (HDL — Hardware Design Language).

перейти

Еще один первый проект на Nios II

Включает пошаговое руководство, по созданию простого проекта на Nios II с нуля. В руководстве рассмотрены различные  "подводные камни", с которыми может столкнуться начинающий разработчик систем-на-кристалле, а также описаны способы оптимизации проекта. Руководство опубликовано на портале Марсоход, посвященном изучению СБИС ПЛ.

скачать проект

Обзорная презентация семейства MAX 10 Презентация посвящена новому семейству ПЛИС Altera с конфигурационной FLASH-памятью MAX10, выпускаемому по технологии TSMC 55 нм смотреть
презентация "Введение в программируемую логику Altera" В данной презентации рассмотрены основные принципы работы программируемой логики и возможности средств разработки Altera. Она предназначена для разработчиков, начинающих использовать программируемые логические интегральные схемы (ПЛИС). смотреть

Для тех, кто хочет углубить свои знания, проводятся курсы по обучению аппаратным средствам, методологии и системам проектирования, выпускаемым фирмой Altera.

Добавить комментарий

Закрыть меню